Pesquisadores da imec revelaram uma arquitetura de memória híbrida NAND-DRAM baseada na tecnologia de dispositivo de carga acoplada (CCD), um desenvolvimento que visa melhorar a velocidade da memória e a eficiência de custos. Esta inovadora arquitetura CCD 3D aborda o gargalo da “parede de memória” na computação de IA, onde unidades de processamento, como GPUs, sofrem atrasos na espera por dados devido à largura de banda de memória inadequada.
O design combina a velocidade e a regravabilidade da DRAM com a densidade da NAND, distinguindo-a dos arranjos convencionais de células de memória planas, empilhando as células de memória verticalmente. Essa abordagem imita a arquitetura 3D NAND e oferece benefícios potenciais, incluindo redução de vazamentos e maior eficiência de custos devido à maior densidade de células de memória.
A tecnologia CCD, tradicionalmente utilizada em câmeras digitais, foi adaptada para aprimorar sistemas de memória. O protótipo da imec utiliza óxido de índio, gálio e zinco (IGZO) em vez de silício, o que promete vantagens como melhor retenção de dados e menor consumo de energia. O protótipo alcançou velocidades de transferência de carga superiores a 4 MHz, embora atualmente incorpore um número limitado de camadas empilhadas.
A Imec projeta que a arquitetura CCD 3D poderia ser dimensionada de forma semelhante à NAND, com chips disponíveis comercialmente agora excedendo 200 camadas. A arquitetura foi projetada para acesso a dados em nível de bloco, otimizando o desempenho para cargas de trabalho modernas de IA em comparação com DRAM endereçável por byte. “Ao contrário da DRAM endereçável por byte, nosso dispositivo CCD 3D foi projetado para fornecer acesso a dados em nível de bloco, o que é mais adequado para cargas de trabalho modernas de IA”, disse Maarten Rosmeulen, Diretor de Programa de Memória de Armazenamento.
Os planos futuros posicionam esta arquitetura como um dispositivo CXL Tipo 3, facilitando a comunicação entre GPUs, CPUs e aceleradores de acordo com os padrões da indústria. Existem vários desafios a serem enfrentados, incluindo gerenciamento térmico, escalabilidade de camada e integração do protótipo no mundo real. No entanto, se for bem-sucedida, esta arquitetura de memória poderá reduzir significativamente os custos associados à DRAM em infraestruturas de IA.
A pesquisa contínua do Imec pode levar ao estabelecimento de uma nova categoria de arquiteturas de memória que supere os designs atuais, indicando um futuro promissor para os avanços da tecnologia de memória.
